программатор для ПЛИС

[ELcat]

Не знаю о каких базовых функциях в Webpack`е говориться, но работаю уже более полугода с ним без проблем. В её либах есть ВСЁ, ну разве что процессорные ядра может только в платных версиях. Есть конечно и свои глюки, так, например бывает, что правильно составленная в графическом компиляторе схема работать не хочет, панацея почти на все глюки одна - выйди-зайди и всё работает. К сожалению Бубна против Ктулху не имею Да и кстати в обучалке тут всё колоссально разжёвано, за что автору огромное СПАСИБО, сам оттуда учился

[ELcat]

Кстати, тут прогуливался по прайсам нашенских барыг, Altera`вские плисы оказывается неуместно дороже Xilinx`овских.Так EPM7064STC100-10 69грн б.ндс, а аналогичная XCR3064XL-10VQ100I 63 грн б.ндс, а самая базовая XC9536XL-10PC44C (36 триггеров 100МГц) всего 10.5грн б.ндс!

[SII]

Не знаю о каких базовых функциях в Webpack`е говориться, но работаю уже более полугода с ним без проблем. В её либах есть ВСЁ, ну разве что процессорные ядра может только в платных версиях. Есть конечно и свои глюки, так, например бывает, что правильно составленная в графическом компиляторе схема работать не хочет, панацея почти на все глюки одна - выйди-зайди и всё работает. К сожалению Бубна против Ктулху не имею Да и кстати в обучалке тут всё колоссально разжёвано, за что автору огромное СПАСИБО, сам оттуда учился

Не все программы полного комплекта доступны (что именно не работает -- не помню, а смотреть лениво); идующий в комплекте симулятор при достижении определённого объёма симулируемой схемы в несколько раз искусственно занизит скорость работы (об этом честно предупреждается); недоступны практически все сложные модули (процессорное ядро MicroBlaze, всякие там PCI и т.д.). Но для любительских поделок имеющихся возможностей (которые я и называю базовыми) более чем достаточно.

[Meteor]

... Altera`вские плисы оказывается неуместно дороже Xilinx`овских...

Увы, такая же фигня.

[Ваня Ветров]

Чтоб не создавать новую тему решил задать вопрос здесь.
Собрал себе простейший программатор для gal.
И вот что получается - есть 5 штук абсолютно одинаковых микросхем,но...
3 из них пишутся, читаются, стираются,а 2 - ни в какую.
Есть такая мысль,что дело в софте (atfblast,galblast).
В этих двух мс нету pes(то ли я стер,то ли производители того,откуда я их выдрал).
Программа перед чтением проверяет pes и читает,согласно полученной информации,а информация такая - 0 милисекунд...
Возможно,что они пишутся и стираюстя,т.к. тут можно тайминги выставить вручную,но как проверить...чтения то нет.
Тут есть ссылка на какой-то форум,но скачивать без регистрации не получается.Я пробовал зарегистрироваться - какой-то идиотизм .
Вопрос 2+5=
Писал и 10 и десять - результат один - неправильный ответ на вопрос...

[clawham]

...а мож надоть 7 ответить?

[Zheleznjakov]

USB программатор для ПЛИС Xilinx
http://ziblog.ru/2011/03/31/usb-program ... is-xilinx/

[p630304]

Помогите разобраться с XC957XL

[SubDia]

Помогите разобраться с XC957XL

Излагайте. Как раз недавно собрал программатор и "испытательную" макетку для этого девайса (9572xl).

[uldemir]

Да судя по его постам, пытается зашить в xc9572xl в tqfp или vqfp-шном корпусе jed-файл сгенеренный для PLCC, и, возможно, для просто xc9572. Но так как молчит как партизан - пусть.

[SubDia]

Да судя по его постам, пытается зашить в xc9572xl в tqfp или vqfp-шном корпусе jed-файл сгенеренный для PLCC, и, возможно, для просто xc9572. Но так как молчит как партизан - пусть.

Ну, на эти грабли, думаю, многие от отсутствия опыта наступают (я наступил, во всяком случае разок).
Но эта проблема легко решается, по крайней мере (в отличие от аппаратных головоломок).

[p630304]

Да, совершенно верно хотел зашить от ПС44,а как сделать не знаю.
Обучалку читал , там такого нет
Что делать не знаю?
Я тут осциллограф на смд собрал, а от с плис разобраться не смог по программированию, добавляю фото что сделал.

[SubDia]

Да, совершенно верно хотел зашить от ПС44,а как сделать не знаю.
Обучалку читал , там такого нет
Что делать не знаю?

В обучалке огромный пробел - именно процесс генерации программного файла и заливки оного в ПЛИСину. Присутствовала бы там эта информация, материал был бы бесценным для ребят с нулевым опытом, у которых "впервые". Ну да ладно.
В Вашем случае Вам необходим новый JEDEC файл (с расширением .jed), файл конфигурации для корпуса VQFP44. Если весь проект у Вас на руках, то решается это простым выбором корпуса в свойствах проекта ISE Design (Project -> Design Properties -> Family (XC9500 CPLDs), Device (XC9572XL), Package (VQ44)). А затем уже Implement -> Implement Top Module. Ну и соответственно, растолкать в утилите Pace ноги как удобно.
Если проекта нет, а есть только файл конфигурации, то я пока что даже и не знаю, чем помочь. Надеюсь, документация по микросхеме у Вас имеется (по семейству 9500XL в данный момент доступна подробная документация и на русском языке в том числе). Можно вдумчиво полистать.

[p630304]

Распиновка адресов такая как на 9572 удар в удар

[p630304]

а расширение .vhdl это случайно не оно

[SubDia]

Распиновка адресов такая как на 9572 удар в удар

"В корпусах PLCC-44, VQFP-44 и TQFP-100 MC XC9572XL совместима по выводам с XC9572" - это из документации. Это понятно, но речь не о семействе, а о корпусе. Как насчет выводов программирования, питания, заземления? Выводов глобального тактирования и т.д.? Тут промеж корпусами существует большая разница.

а расширение .vhdl это случайно не оно

Нет. Файл проекта имеет расширение .xise, а .vhdl - файл описания конфигурации на языке VHDL. Это может быть составляющей проекта.

[p630304]

корпус планарный XC9572XL-VQ44-10
питание 3.3в 15,35,26 на VQ44, а на РС44 21,41,32
земля 25,17,4, а на РС44 31,23,10
Выводы брал с XC9572XL-VQ44-10 но подсоединял согласно шинам т.е.
В1М2 на XC9572XL-VQ44-10 это нога 39, а на XC9572-РС44-10 это нога 1
В1М5 на XC9572XL-VQ44-10 это нога 40, а на XC9572-РС44-10 это нога 2 и т.д.

[p630304]

Я взял этот файл и отредактировал под XL VQ44 и тут возникла проблема когда делаю компиляцию проекта он зависает Fit и начинает ругатся прекращена работа программы cpldfit.exe непонятно, а РАСЕ не хочет сохранятся в директории там же.

Код: Выделить всё

[SubDia]

а что при этом пишется в окне "Errors"?
Посмотрите .ucf файл, возможно у Вас какие-то пользовательские выводы совпадают со специальными (программирования, Vccint, Vccio, GND).

[p630304]

Вот ошибки
WARNING: Constraint System - A target design object for the Locate constraint
'<NET "DIN_SV5<2>" LOC = 29>' could not be found and so the Locate constraint
will be removed.
WARNING:ConstraintSystem - A target design object for the Locate constraint
'<NET "DIN_SV5<1>" LOC = 28>' could not be found and so the Locate constraint
will be removed.
WARNING:ConstraintSystem - A target design object for the Locate constraint
'<NET "DIN_SV5<0>" LOC = 27>' could not be found and so the Locate constraint
will be removed.
WARNING:ConstraintSystem - A target design object for the Locate constraint
'<NET "CLK" LOC = 44>' could not be found and so the Locate constraint will
be removed.
WARNING:ConstraintSystem - A target design object for the Locate constraint
'<NET "ADC_CLK" LOC = 22>' could not be found and so the Locate constraint
will be removed.
WARNING:ConstraintSystem - A target design object for the Locate constraint
'<NET "UC_CLK" LOC = 13>' could not be found and so the Locate constraint
will be removed.
WARNING:ConstraintSystem - A target design object for the Locate constraint
'<NET "TST_LED" LOC = 39>' could not be found and so the Locate constraint
will be removed.
WARNING:ConstraintSystem - A target design object for the Locate constraint
'<NET "SER_RDWR" LOC = 14>' could not be found and so the Locate constraint
will be removed.
WARNING:ConstraintSystem - A target design object for the Locate constraint
'<NET "SER_GATE" LOC = 19>' could not be found and so the Locate constraint
will be removed.
WARNING:ConstraintSystem - A target design object for the Locate constraint
'<NET "SER_EN" LOC = 20>' could not be found and so the Locate constraint
will be removed.
WARNING:ConstraintSystem - A target design object for the Locate constraint
'<NET "SER_DATA" LOC = 16>' could not be found and so the Locate constraint
will be removed.
WARNING:ConstraintSystem - A target design object for the Locate constraint
'<NET "SER_CLK" LOC = 12>' could not be found and so the Locate constraint
will be removed.
WARNING:ConstraintSystem - A target design object for the Locate constraint
'<NET "FIFO_CLK" LOC = 23>' could not be found and so the Locate constraint
will be removed.
WARNING:ConstraintSystem - A target design object for the Locate constraint
'<NET "DIN_SV5<7>" LOC = 34>' could not be found and so the Locate constraint
will be removed.
WARNING:ConstraintSystem - A target design object for the Locate constraint
'<NET "DIN_SV5<6>" LOC = 33>' could not be found and so the Locate constraint
will be removed.
WARNING:ConstraintSystem - A target design object for the Locate constraint
'<NET "DIN_SV5<5>" LOC = 32>' could not be found and so the Locate constraint
will be removed.
WARNING:ConstraintSystem - A target design object for the Locate constraint
'<NET "DIN_SV5<4>" LOC = 31>' could not be found and so the Locate constraint
will be removed.
WARNING:ConstraintSystem - A target design object for the Locate constraint
'<NET "DIN_SV5<3>" LOC = 30>' could not be found and so the Locate constraint
will be removed.
WARNING:NgdBuild:1012 - The constraint <NET "DIN_SV5<2>" LOC = 29> is overridden
on the design object DIN_SV5<2> by the constraint <NET "DIN_SV5<2>" LOC =
"P29" ;> [snovoxl.ucf(8)].
WARNING:NgdBuild:1012 - The constraint <NET "DIN_SV5<1>" LOC = 28> is overridden
on the design object DIN_SV5<1> by the constraint <NET "DIN_SV5<1>" LOC =
"P28" ;> [snovoxl.ucf(7)].
WARNING:NgdBuild:1012 - The constraint <NET "DIN_SV5<0>" LOC = 27> is overridden
on the design object DIN_SV5<0> by the constraint <NET "DIN_SV5<0>" LOC =
"P27" ;> [snovoxl.ucf(6)].
WARNING:NgdBuild:1012 - The constraint <NET "CLK" LOC = 44> is overridden on the
design object CLK by the constraint <NET "CLK" LOC = "P44" ;>
[snovoxl.ucf(5)].
WARNING:NgdBuild:1012 - The constraint <NET "ADC_CLK" LOC = 22> is overridden on
the design object ADC_CLK by the constraint <NET "ADC_CLK" LOC = "P22" ;>
[snovoxl.ucf(4)].
WARNING:NgdBuild:1012 - The constraint <NET "UC_CLK" LOC = 13> is overridden on
the design object UC_CLK by the constraint <NET "UC_CLK" LOC = "P13" ;>
[snovoxl.ucf(21)].
WARNING:NgdBuild:1012 - The constraint <NET "TST_LED" LOC = 39> is overridden on
the design object TST_LED by the constraint <NET "TST_LED" LOC = "P39" ;>
[snovoxl.ucf(20)].
WARNING:NgdBuild:1012 - The constraint <NET "SER_RDWR" LOC = 14> is overridden
on the design object SER_RDWR by the constraint <NET "SER_RDWR" LOC = "P14"
;> [snovoxl.ucf(19)].
WARNING:NgdBuild:1012 - The constraint <NET "SER_GATE" LOC = 19> is overridden
on the design object SER_GATE by the constraint <NET "SER_GATE" LOC = "P19"
;> [snovoxl.ucf(18)].
WARNING:NgdBuild:1012 - The constraint <NET "SER_EN" LOC = 20> is overridden on
the design object SER_EN by the constraint <NET "SER_EN" LOC = "P20" ;>
[snovoxl.ucf(17)].
WARNING:NgdBuild:1012 - The constraint <NET "SER_DATA" LOC = 16> is overridden
on the design object SER_DATA by the constraint <NET "SER_DATA" LOC = "P16"
;> [snovoxl.ucf(16)].
WARNING:NgdBuild:1012 - The constraint <NET "SER_CLK" LOC = 12> is overridden on
the design object SER_CLK by the constraint <NET "SER_CLK" LOC = "P12" ;>
[snovoxl.ucf(15)].
WARNING:NgdBuild:1012 - The constraint <NET "FIFO_CLK" LOC = 23> is overridden
on the design object FIFO_CLK by the constraint <NET "FIFO_CLK" LOC = "P23"
;> [snovoxl.ucf(14)].
WARNING:NgdBuild:1012 - The constraint <NET "DIN_SV5<7>" LOC = 34> is overridden
on the design object DIN_SV5<7> by the constraint <NET "DIN_SV5<7>" LOC =
"P34" ;> [snovoxl.ucf(13)].
WARNING:NgdBuild:1012 - The constraint <NET "DIN_SV5<6>" LOC = 33> is overridden
on the design object DIN_SV5<6> by the constraint <NET "DIN_SV5<6>" LOC =
"P33" ;> [snovoxl.ucf(12)].
WARNING:NgdBuild:1012 - The constraint <NET "DIN_SV5<5>" LOC = 32> is overridden
on the design object DIN_SV5<5> by the constraint <NET "DIN_SV5<5>" LOC =
"P32" ;> [snovoxl.ucf(11)].
WARNING:NgdBuild:1012 - The constraint <NET "DIN_SV5<4>" LOC = 31> is overridden
on the design object DIN_SV5<4> by the constraint <NET "DIN_SV5<4>" LOC =
"P31" ;> [snovoxl.ucf(10)].
WARNING:NgdBuild:1012 - The constraint <NET "DIN_SV5<3>" LOC = 30> is overridden
on the design object DIN_SV5<3> by the constraint <NET "DIN_SV5<3>" LOC =
"P30" ;> [snovoxl.ucf(9)].
WARNING:Cpld - Unable to retrieve the path to the iSE Project Repository. Will
use the default filename of 'controller.ise'.