Например TDA7294

Форум РадиоКот • Просмотр темы - Quartus - Verilog - как задать способ синтеза RAM?
Форум РадиоКот
Здесь можно немножко помяукать :)





Текущее время: Чт мар 28, 2024 12:11:48

Часовой пояс: UTC + 3 часа


ПРЯМО СЕЙЧАС:



Начать новую тему Ответить на тему  [ Сообщений: 2 ] 
Автор Сообщение
Не в сети
 Заголовок сообщения: Quartus - Verilog - как задать способ синтеза RAM?
СообщениеДобавлено: Пт янв 20, 2017 16:46:31 
Встал на лапы

Карма: -2
Рейтинг сообщений: 1
Зарегистрирован: Пн сен 13, 2010 14:37:38
Сообщений: 103
Рейтинг сообщения: 0
ПЛИС - Cyclone III.
Среда - Quartus 9.1.

В файле, написанном на языке verilog, объявлены 2 двумерных массива:
reg [15:0] Vector_1[15:0];
reg [15:0] Vector_2[15:0];

Мне нужно, чтобы Vector_1 синтезировался в памяти RAM, а Vector_2 синтезировался на логике.
Судя по описаниям, тут нужно применять конструкцию, вида:
reg [15:0] Vector_1[15:0] /* synthesis ramstyle = "M9K" */;
и
reg [15:0] Vector_2[15:0] /* synthesis ramstyle = "logic" */;

но это не работает. Память под оба массива выделяется в RAM.

Есть настройка Quartus "Auto RAM Replace". Она работает, только действует на весь проект. И что бы не задавал, состояние On - оба массива синтезирует в памяти RAM, состояние Off - оба на логике.

Как решить эту проблему?


Вернуться наверх
 
Не в сети
 Заголовок сообщения: Re: Quartus - Verilog - как задать способ синтеза RAM?
СообщениеДобавлено: Чт фев 09, 2017 09:46:22 
Прорезались зубы

Зарегистрирован: Пн окт 21, 2013 07:33:45
Сообщений: 210
Рейтинг сообщения: 0
У меня обратная проблема))
Только только на альтере опыты начал ставить.
Первым проектом сделал сдвиговый регистр на 1024 ячейки на вход кнопка, на выход светодиод. Наслодился задержкой мигания по отношению к нажатию. Регистр разместился во встроенной памяти.
Поигрался и хватит: начал встраиваемый цифр. анализатор делать (благо на платке VGA есть). А оно тут уже начало логику юзать (((
Не подскажите, где искать эту волшебную опцию "Auto RAM Replace"?

На всякий случай код модулька. Может при таком сдвиге компилятор не может использовать память как строительный материал...
module OscCh(
input Clk,
input DataIn,
input [10:0] ReadIndex,
output wire DataOut
);
reg [1023:0] Data;
always @(posedge Clk) begin
Data[1023:0] <= {DataIn,Data[1023:1]} ;
end
assign DataOut = Data[ReadIndex];
endmodule

_________________
Шоб я польку танцевал..


Вернуться наверх
 
Показать сообщения за:  Сортировать по:  Вернуться наверх
Начать новую тему Ответить на тему  [ Сообщений: 2 ] 

Часовой пояс: UTC + 3 часа


Кто сейчас на форуме

Сейчас этот форум просматривают: нет зарегистрированных пользователей и гости: 7


Вы не можете начинать темы
Вы не можете отвечать на сообщения
Вы не можете редактировать свои сообщения
Вы не можете удалять свои сообщения
Вы не можете добавлять вложения

Найти:
Перейти:  


Powered by phpBB © 2000, 2002, 2005, 2007 phpBB Group
Русская поддержка phpBB
Extended by Karma MOD © 2007—2012 m157y
Extended by Topic Tags MOD © 2012 m157y