| Форум РадиоКот https://radiokot.ru/forum/ |
|
| Фазовый дребезг параллельного вывода STM32F103 for DMA https://radiokot.ru/forum/viewtopic.php?f=59&t=171339 |
Страница 1 из 1 |
| Автор: | astrahard [ Вт июн 16, 2020 22:14:35 ] |
| Заголовок сообщения: | Фазовый дребезг параллельного вывода STM32F103 for DMA |
Заинтересовал вопрос о времени входа в прерывание (увеличении этого времени) в условии максимально напряженной работы DMA (STM32F103). Хочу устроить преобразование последовательного интерфейса в параллельные слова на GPIO. Скорость GPIO предполагается 400 КГц. Интересно, какой получиться фазовый дребезг параллельного вывода по таймеру. Поскольку GPIO не снабжено DMA вывод будет по таймеру. Если кто измерял фазовый дребезг в таком случае прошу меня посвятить? |
|
| Автор: | Alex-lab [ Ср июн 17, 2020 01:15:35 ] |
| Заголовок сообщения: | Re: Фазовый дребезг параллельного вывода STM32F103 for DMA |
Если загружать сразу словом, то дребезга не будет. Зачем нужен вывод по таймеру, если все равно нужно дождаться конца слова с последовательного входа? Слово пришло, целиком загрузили и готово. |
|
| Автор: | astrahard [ Ср июн 17, 2020 04:57:21 ] |
| Заголовок сообщения: | Re: Фазовый дребезг параллельного вывода STM32F103 for DMA |
Потому, что нужно получить буферизацию для нивелирования ошибок последовательного интерфейса, иначе клок будет определятся свойствами последовательного интерфейса, что крайне не желательно, поскольку я хочу менять частоту вывода. Я хочу на практике показать влияние клока отладки SWD интерфейса на фазовый дребезг в таком случае. То-есть доказать, что CLK SWD "вращает" приоритеты DMA. Таким образом подтвердить свое теоретическое предсказание. Изменяя частоту CLK SWD посмотреть эффект. P.S. Вот еще вопрос, работая в CCS с процессором TMS320F280xx привычно оформление так называемых RAM функций, Как обстоят дела с этим в STM32CubeIDE? Я не спрашиваю о принципиальной возможности, а о ассистентах этого дела. |
|
| Автор: | HardWareMan [ Пн июн 22, 2020 18:09:03 ] |
| Заголовок сообщения: | Re: Фазовый дребезг параллельного вывода STM32F103 for DMA |
Я писал модули, которые загружаются и исполняются в ОЗУ МК. Но я давно работаю полностью без кубика, используя его только при распределении ресурсов и настройки коэффициентов тактового дерева. |
|
| Автор: | Питание [ Вс июл 19, 2020 11:57:20 ] |
| Заголовок сообщения: | Re: Фазовый дребезг параллельного вывода STM32F103 for DMA |
GPIO, в частности ODR может быть указан в качестве регистра назначения у DMA. Передача DMA активируется в этом случае по любому событию любого таймера. "Фазовый дребезг" (джиттер, если в общепринятой терминологии) в этом случае определяется загруженностью памяти, DMA-каналов и приоритетами. Если есть две и более различных областей SRAM (SRAM1, SRAM2), то целесообразно буфер вывода поместить в отдельную малоиспользуемую область. Так же, если есть два DMA контроллера, целесообразно использовать малозагруженный DMA. Тактирование SWD тут вообще не при делах, тактирование SWD - это как I2C в режиме слейва. По запросу от мастера по SWD из буфера забираются данные, и всего делов то. Топикстартер несколько неверно информирован, и ему рекомендуется почитать про подсистему отладки - https://developer.arm.com/documentation/ddi0337/e/. Она никак не вмешивается в системные приоритеты, и уж точно никак их не "вращает". |
|
| Страница 1 из 1 | Часовой пояс: UTC + 3 часа |
| Powered by phpBB © 2000, 2002, 2005, 2007 phpBB Group http://www.phpbb.com/ |
|
