Здравствуйте, коллеги!
Немного предыстории под спойлером.
Спойлер
Я тут понемногу осваиваю ПЛИС; это желание настигло меня в тот момент, когда мне понадобилось реализовать на плате 150 независимых ШИМ-каналов (растровый дисплей без развертки для специфического применения). 
Купил плату на Altera MAX V, поставил Quartus, помигал светодиодом, изучаю Verilog.
Идет неплохо, на самом деле; я думал, будет гораздо хуже. Единственно пока что есть проблемы с осознанием временных соотношений между выполнением строк кода.Вопрос такой: есть ли разница между таким кодом
Код:
module test(input wire A,input wire B)
begin
reg r_A;
assign r_A = A;
...
endmodule
и таким:
Код:
module test(input reg r_A,input reg r_B)
begin
...
endmodule
Или первое - то же самое, что и второе, только расписанное подробнее, как always @ * и assign?
Вход
Регистрация
Правила
FAQ
Поиск
